Chiplet là gì? Vì sao ngành bán dẫn chuyển sang kiến trúc chiplet?

Trong nhiều thập kỷ, một trong những cách phổ biến để tăng sức mạnh của chip là tích hợp ngày càng nhiều transistor lên một die duy nhất. Tuy nhiên, khi bộ xử lý ngày càng lớn, phức tạp và phục vụ các workload như AI, HPC hay trung tâm dữ liệu, thiết kế chip nguyên khối (monolithic chip) bắt đầu đối mặt với nhiều bài toán về diện tích die, chi phí thiết kế, khả năng mở rộng và sản xuất.

Một hướng tiếp cận khác ngày càng được chú ý là chiplet.

Thay vì xây dựng toàn bộ bộ xử lý trên một die lớn, nhà thiết kế có thể chia hệ thống thành nhiều die hoặc khối chức năng nhỏ hơn, sau đó tích hợp chúng trong cùng một package. AMD là một trong những ví dụ nổi bật khi sử dụng kiến trúc chiplet trong các bộ xử lý Zen và EPYC; Intel cũng phát triển hệ sinh thái chiplet kết hợp với các công nghệ đóng gói như EMIB và Foveros.

Điều này dẫn đến một thay đổi quan trọng trong tư duy thiết kế chip:

Thay vì chỉ cố tạo ra một die lớn hơn, ngành bán dẫn đang tìm cách xây dựng một hệ thống tốt hơn từ nhiều die được kết nối hiệu quả.

I. Tóm tắt nhanh cho người mới

1. Chiplet là gì?

Chiplet có thể hiểu đơn giản là một “mô-đun xử lý” hoặc một die thực hiện một phần chức năng của hệ thống. Nhiều chiplet được ghép lại trong cùng một package để tạo thành một bộ xử lý hoàn chỉnh.

Khái niệm này gắn liền với chiplet architecture hay chiplet design – kiến trúc trong đó nhiều chiplet được kết nối để hoạt động như một hệ thống thống nhất.

2. Cấu tạo hệ chiplet

Một hệ thống chiplet có thể gồm:

Compute/CPU Core Chiplet: chứa các lõi xử lý.
I/O Chiplet: đảm nhiệm giao tiếp với bộ nhớ, PCIe hoặc các thiết bị bên ngoài.
Memory Controller: điều khiển giao tiếp với bộ nhớ.
Cache Chiplet: cung cấp bộ nhớ đệm.
Accelerator Chiplet: đảm nhiệm AI, đồ họa hoặc các tác vụ chuyên biệt.

Hãy hình dung một con chip như một bộ LEGO. Với thiết kế nguyên khối, gần như toàn bộ sản phẩm được xây dựng thành một khối lớn. Với chiplet, nhà thiết kế có thể sử dụng nhiều “viên LEGO chức năng” khác nhau rồi ghép chúng thành một hệ thống.

II. Chiplet khác gì chip nguyên khối?

Để hiểu vì sao chiplet ngày càng được quan tâm, cần đặt nó cạnh kiến trúc monolithic chip.

Hình 1: Sự khác biệt của chiplet và chip nguyên khối

1. Chip nguyên khối

Trong kiến trúc monolithic, phần lớn các chức năng của bộ xử lý được tích hợp trên một die silicon lớn.

Mô hình có thể hình dung như:

CPU + Cache + I/O + Memory Controller → Một die

Ưu điểm của cách tiếp cận này là các thành phần nằm trên cùng một die có thể được kết nối bằng những liên kết rất ngắn, mật độ cao và độ trễ thấp.

Nhưng khi die ngày càng lớn, bài toán thiết kế và sản xuất cũng trở nên phức tạp.

2. Chiplet

Với chiplet, hệ thống được chia thành nhiều die:

Compute Chiplet + Compute Chiplet + I/O Chiplet + Cache/Accelerator → Một package

Các die này giao tiếp với nhau thông qua những cấu trúc die-to-die interconnect được thiết kế dành riêng cho việc kết nối tốc độ cao.

3. So sánh chiplet và chip nguyên khối

Tiêu chí	Chip nguyên khối	Chiplet
Kiến trúc	Một die lớn	Nhiều die/chiplet
Thiết kế	Tích hợp toàn bộ	Chia thành mô-đun
Tái sử dụng	Hạn chế hơn	Có thể cao hơn
Mở rộng	Khó hơn khi die quá lớn	Có thể thêm/thay đổi chiplet
Kết hợp node	Ít linh hoạt hơn	Linh hoạt hơn
Liên kết	Chủ yếu bên trong die	Cần die-to-die interconnect
Packaging	Tương đối đơn giản hơn	Phức tạp hơn
Kiểm thử	Tập trung trên die	Phải quản lý nhiều die và package
Chi phí	Tùy thiết kế và node	Có thể tối ưu ở một số kiến trúc nhưng packaging tăng chi phí

Điểm quan trọng là chiplet không mặc định rẻ hơn hoặc nhanh hơn monolithic.

Hiệu quả thực tế phụ thuộc vào kiến trúc, node công nghệ, loại interconnect, package, yield, sản lượng và yêu cầu hệ thống.

Lợi thế của chiplet nằm nhiều hơn ở tính linh hoạt và khả năng mở rộng.

III. Vì sao các hãng chip chuyển sang thiết kế mô-đun?

Không phải toàn bộ ngành bán dẫn đang “từ bỏ” chip nguyên khối. Thực tế, hai hướng tiếp cận vẫn tồn tại song song.

Tuy nhiên, chiplet ngày càng hấp dẫn khi quy mô hệ thống và yêu cầu về tích hợp tăng lên. Có ít nhất 5 nguyên nhân chính.

1. Giảm áp lực khi thiết kế die quá lớn

Một die lớn chứa toàn bộ hệ thống sẽ trở nên khó thiết kế và sản xuất hơn khi số lượng transistor tăng.

Chiplet cho phép chia chức năng thành các die nhỏ hơn.

Ví dụ, thay vì tạo một die khổng lồ chứa toàn bộ compute và I/O, nhà thiết kế có thể tách thành:

Compute Die + I/O Die

AMD đã áp dụng tư duy này trong các bộ xử lý EPYC, nơi kiến trúc chiplet tách các phần compute khỏi I/O die.

2. Tăng khả năng mở rộng

Một trong những lợi thế dễ thấy nhất của chiplet architecture là khả năng tạo nhiều cấu hình từ những thành phần tương tự.

Nhà thiết kế có thể sử dụng một loại compute chiplet làm nền tảng, sau đó thay đổi số lượng chiplet hoặc kết hợp với những I/O die khác nhau để tạo ra các sản phẩm khác nhau.

Điều này đặc biệt phù hợp với CPU và accelerator có nhiều phân khúc.

AMD cho biết kiến trúc chiplet giúp các bộ xử lý của hãng có khả năng mở rộng bằng cách bổ sung các building block xử lý vào package.

3. Tái sử dụng IP và chiplet

Một chiplet được thiết kế tốt có thể trở thành một khối building block có khả năng sử dụng lại trong nhiều sản phẩm.

Điều này khác với việc phải phát triển một die hoàn toàn mới cho từng cấu hình.

Tuy nhiên, để đạt được mức tái sử dụng cao, chiplet phải có giao diện, nguồn, thermal và các yêu cầu hệ thống tương thích.

Do đó, tái sử dụng chiplet không chỉ là vấn đề thiết kế silicon mà còn là vấn đề của toàn bộ hệ sinh thái.

4. Kết hợp nhiều node công nghệ

Đây là một trong những lý do kỹ thuật quan trọng.

Không phải mọi thành phần của một hệ thống đều cần sử dụng node tiên tiến nhất.

Logic tính toán có thể hưởng lợi lớn từ node mới, trong khi I/O, analog hoặc một số mạch điều khiển có thể không cần tới node đó.

Với kiến trúc chiplet, các thành phần có thể được phát triển và sản xuất trên các công nghệ phù hợp hơn rồi tích hợp trong cùng một package.

Đây chính là tinh thần của heterogeneous integration – tích hợp nhiều thành phần khác nhau về chức năng, công nghệ hoặc node trong một hệ thống.

Applied Materials cũng mô tả heterogeneous integration là phương pháp cho phép tích hợp các chip có công nghệ, chức năng và kích thước khác nhau trong cùng một package.

>>> Nguồn tham khảo: Cutting-Edge Process Technologies for Data Center

5. Phù hợp với AI và HPC

AI accelerator và hệ thống High Performance Computing – HPC đang tạo ra nhu cầu rất lớn về compute, bộ nhớ, băng thông và kết nối.

Một hệ thống AI hiện đại không chỉ cần nhiều phép tính. Nó còn phải di chuyển lượng dữ liệu khổng lồ giữa compute và memory với độ trễ thấp.

Đây là lý do chiplet ngày càng gắn chặt với advanced packaging và HBM.

IV. Chiplet và Advanced Packaging liên quan thế nào?

Nếu chiplet là những “khối LEGO”, thì advanced packaging chính là nền tảng giúp ghép những khối đó lại thành một hệ thống hoạt động hiệu quả.

Đây là điểm rất quan trọng.

Chiplet không thể phát huy lợi thế nếu các die chỉ được đặt cạnh nhau nhưng giao tiếp chậm, tiêu tốn nhiều điện năng hoặc chiếm diện tích quá lớn.

Vì vậy, ngành bán dẫn đã phát triển nhiều công nghệ packaging nhằm đưa khoảng cách giữa các die xuống rất thấp đồng thời tăng mật độ kết nối.

Hình 2: Kiến trúc chiplet tích hợp nhiều die trong cùng một package

Một số công nghệ quan trọng gồm:

1. 2.5D Packaging

Trong 2.5D packaging, nhiều die có thể được đặt cạnh nhau trên một interposer hoặc nền tảng kết nối có mật độ wiring cao.

Một ví dụ nổi bật là TSMC CoWoS, trong đó silicon interposer có thể kết nối nhiều logic chiplet và các khối HBM trong cùng package. TSMC hiện mô tả CoWoS-S là giải pháp tích hợp hệ thống cho HPC với silicon interposer lớn, logic chiplet và HBM.

2. Interposer

Interposer có thể hiểu là một lớp trung gian có mạng lưới kết nối mật độ cao nằm giữa các die và phần package/substrate bên dưới.

Thay vì đưa toàn bộ kết nối trực tiếp xuống package substrate, interposer cho phép tạo nhiều đường kết nối ngắn và dày đặc hơn giữa các die.

TSMC sử dụng silicon interposer trong CoWoS-S, trong khi các công nghệ khác có thể sử dụng RDL interposer hoặc những phương pháp tích hợp khác.

3. 3D Packaging

Khác với 2.5D, 3D packaging đưa các die lên trên nhau.

Mục tiêu là rút ngắn khoảng cách giữa các tầng và tăng mật độ tích hợp.

Intel phát triển các công nghệ packaging như Foveros, bao gồm các hướng 3D stacking và die-to-die interconnect mật độ cao. Intel cũng kết hợp EMIB và Foveros trong các cấu hình 3.5D cho những hệ thống heterogeneous phức tạp.

4. TSV

TSV – Through-Silicon Via là các đường kết nối theo phương dọc xuyên qua silicon.

TSV đặc biệt quan trọng trong các cấu trúc 3D, nơi tín hiệu và nguồn cần đi giữa các tầng.

5. Hybrid Bonding

Hybrid bonding là phương pháp liên kết trực tiếp giữa các bề mặt die/wafer, thường kết hợp cấu trúc kim loại với vật liệu điện môi.

Một trong những mục tiêu của công nghệ này là tạo ra các kết nối die-to-die có mật độ cao hơn và khoảng cách nhỏ hơn.

Các nghiên cứu gần đây của imec tiếp tục tập trung vào fine-pitch RDL và die-to-wafer hybrid bonding cho các hệ thống chip-to-chip mật độ cao.

Như vậy:

Chiplet → cần kết nối tốc độ cao → cần advanced packaging → cần interposer/RDL/TSV/hybrid bonding → tạo thành hệ thống tích hợp mật độ cao.

V. Những thách thức của kiến trúc chiplet

Chiplet mang lại nhiều lợi ích nhưng không phải là “nút bấm thần kỳ”.

Một hệ thống nhiều die cũng tạo ra hàng loạt bài toán mới.

Hình 3: Những thách thức của kiến trúc chiplet

1. Giao tiếp die-to-die

Các chiplet phải trao đổi dữ liệu với tốc độ cao, độ trễ thấp và mức tiêu thụ điện năng hợp lý.

Nếu interconnect không đủ tốt, một phần lợi ích của việc chia nhỏ die có thể bị mất đi.

Đó là lý do các chuẩn và giao diện dành cho chiplet ngày càng quan trọng.

2. Power Delivery

Nhiều chiplet đồng nghĩa với việc phải cung cấp nguồn và quản lý điện năng cho nhiều thành phần trong cùng package.

Thiết kế power delivery vì vậy trở nên phức tạp hơn.

3. Thermal Management

Khi nhiều die cùng hoạt động trong một package, nhiệt có thể tập trung tại những khu vực nhất định.

Đặc biệt với 3D packaging, vấn đề thermal còn khó hơn vì các lớp silicon được xếp chồng.

4. Yield và kiểm thử

Một hệ thống chiplet gồm nhiều die có nghĩa là quy trình kiểm thử cũng phải xử lý nhiều thành phần hơn.

Do đó, nhà sản xuất phải cân nhắc:

Die yield → assembly yield → package yield → system yield

Một chiplet riêng lẻ có thể đạt chất lượng tốt, nhưng cả package vẫn phải đảm bảo toàn bộ các thành phần hoạt động đúng sau khi tích hợp.

5. Chi phí advanced packaging

Chiplet có thể tạo ra lợi thế về thiết kế và sản xuất silicon trong một số trường hợp, nhưng advanced packaging lại làm hệ thống phức tạp hơn.

Interposer, TSV, RDL, microbump, hybrid bonding, kiểm tra package và thermal management đều có thể làm tăng chi phí.

Vì vậy, câu hỏi đúng không phải là:

“Chiplet có rẻ hơn không?”

Mà là:

“Với kiến trúc cụ thể này, chiplet có tối ưu tổng chi phí và hiệu năng của toàn hệ thống hay không?”

6. Tiêu chuẩn kết nối

Một hệ sinh thái chiplet thực sự linh hoạt cần khả năng tương tác giữa các chiplet khác nguồn.

Đây là lý do UCIe – Universal Chiplet Interconnect Express trở thành một hướng đáng chú ý.

Theo UCIe Consortium, UCIe 3.0 được công bố ngày 5/8/2025, hỗ trợ tốc độ dữ liệu 48 GT/s và 64 GT/s, đồng thời bổ sung các cải tiến về quản lý, tiết kiệm điện và topology cho các hệ thống chiplet. UCIe 3.0 cũng tương thích ngược với các phiên bản trước.

Điều này cho thấy chiplet đang dần được nhìn nhận không chỉ như một kỹ thuật thiết kế riêng của từng hãng, mà còn như một hệ sinh thái cần các chuẩn giao tiếp chung.

VI. Chiplet và tương lai của ngành bán dẫn

Khi các mô hình AI ngày càng lớn, yêu cầu về năng lực tính toán và băng thông bộ nhớ cũng tăng theo.

Điều này tạo ra một chuỗi nhu cầu liên kết:

Compute nhiều hơn → Memory bandwidth cao hơn → Interconnect nhanh hơn → Package phức tạp hơn → Cần heterogeneous integration.

Vì vậy, tương lai của chiplet không chỉ phụ thuộc vào việc thiết kế thêm nhiều die.

Nó còn phụ thuộc vào khả năng kết hợp:

Chiplet + HBM + Advanced Packaging + High-speed Interconnect + Thermal Management

Nói cách khác, hiệu năng của hệ thống không còn được quyết định hoàn toàn bởi transistor bên trong die.

Nó ngày càng phụ thuộc vào cách các die giao tiếp với nhau.

Đây là lý do packaging đang chuyển từ một công đoạn “đóng gói chip” sang một phần của kiến trúc hệ thống.

VII. Chiplet và tương lai của thiết kế chip mô-đun

Sự phát triển của chiplet cho thấy ngành bán dẫn đang thay đổi cách nhìn về “một con chip”.

Trước đây, trọng tâm chủ yếu nằm ở transistor và die.

Ngày nay, với các hệ thống hiệu năng cao, bài toán ngày càng trở thành:

Làm thế nào để nhiều die khác nhau hoạt động như một hệ thống duy nhất với hiệu năng cao, điện năng hợp lý và độ tin cậy đủ lớn?

Chiplet cung cấp một cách tiếp cận mô-đun để giải quyết bài toán đó.

Advanced packaging cung cấp nền tảng để kết nối.

Interposer, RDL, TSV và hybrid bonding giúp tăng mật độ kết nối.

HBM đáp ứng nhu cầu băng thông bộ nhớ.

UCIe mở hướng tới một hệ sinh thái giao tiếp chiplet có tính chuẩn hóa cao hơn.

Và các công nghệ vật liệu, deposition, electroplating và xử lý bề mặt giúp hình thành những cấu trúc vật lý cần thiết để tất cả các thành phần đó kết nối với nhau.

Vì vậy, chiplet không đơn giản là việc chia một con chip thành nhiều miếng nhỏ.

Đó là sự thay đổi từ tư duy “design a chip” sang “design a system in package”.

Kết luận

Chiplet đang trở thành một trong những hướng quan trọng của thiết kế bán dẫn hiện đại vì nó cho phép các nhà thiết kế chuyển từ một die nguyên khối sang kiến trúc mô-đun có khả năng mở rộng và tích hợp nhiều công nghệ hơn.

Đặc biệt trong AI và HPC, khi nhu cầu về compute, memory bandwidth và I/O tiếp tục tăng, chiplet càng gắn chặt với HBM, advanced packaging, 2.5D/3D integration và high-speed die-to-die interconnect.

Nhưng để chiplet phát huy hiệu quả, không chỉ cần thiết kế silicon tốt. Hệ thống còn cần một nền tảng packaging đủ tiên tiến, interconnect đủ nhanh, thermal management phù hợp và quy trình sản xuất đủ chính xác.

Trong hệ sinh thái đó, các công nghệ deposition, electroplating và xử lý bề mặt có vai trò ở lớp vật liệu và kết nối vật lý, góp phần hình thành RDL, TSV, copper pillar và nhiều cấu trúc kim loại phục vụ advanced packaging.

PMAC đang từng bước mở rộng năng lực tư vấn công nghệ xử lý bề mặt cho các lĩnh vực điện tử và bán dẫn, kết nối các giải pháp vật liệu và công nghệ quốc tế với nhu cầu triển khai thực tế tại Việt Nam.

Theo dõi PMAC để cập nhật thêm về đóng gói, kiểm thử và vật liệu bán dẫn.