Bên trong một chip AI có gì? Từ GPU, HBM đến interposer và đế đóng gói

Nhìn từ bên ngoài, một GPU dành cho AI thường được xem như một con chip duy nhất. Tuy nhiên, bên dưới lớp vỏ của nhiều chip AI hiện đại là một hệ thống gồm die xử lý, bộ nhớ HBM, interposer, các lớp kết nối mật độ cao và đế đóng gói được tích hợp rất gần nhau. Mỗi lớp đảm nhiệm một chức năng riêng trong tính toán, truyền dữ liệu, phân phối nguồn và duy trì độ ổn định của toàn hệ thống.

Cấu trúc này ngày càng quan trọng khi AI đòi hỏi số lượng transistor và băng thông bộ nhớ lớn hơn. Hiệu năng của chip vì thế không còn phụ thuộc riêng vào sức mạnh của GPU, mà còn chịu ảnh hưởng trực tiếp từ cách dữ liệu, điện năng và nhiệt được quản lý giữa các thành phần bên trong cấu trúc đóng gói.

I. Cấu trúc nền tảng của một chip AI hiện đại

1. Die xử lý và vai trò tính toán

Ở trung tâm của chip AI là die xử lý, nơi chứa các transistor và mạch logic thực hiện phần lớn hoạt động tính toán. Trong GPU, đây là nơi bố trí các lõi xử lý song song, bộ nhớ đệm, bộ điều khiển và những khối chuyên dụng phục vụ các phép tính ma trận trong huấn luyện hoặc suy luận AI.

Một GPU không nhất thiết tương ứng với một die duy nhất. NVIDIA Blackwell Ultra, chẳng hạn, sử dụng hai die có kích thước gần giới hạn trường chiếu quang khắc, kết nối bằng NVIDIA High-Bandwidth Interface với băng thông 10 TB/s. Hai die vẫn được phần mềm nhìn nhận như một bộ tăng tốc thống nhất, cho thấy ranh giới vật lý của silicon ngày càng khác với cách hệ thống nhìn nhận một “GPU”.

AMD cũng đi theo hướng phân chia chức năng thành nhiều phần silicon chuyên biệt. Kiến trúc CDNA 5 phân tách tính toán, bộ nhớ đệm và I/O trên các die riêng, sau đó kết nối chúng trong một cấu trúc đóng gói tiên tiến. Cách tổ chức này cho phép từng khối được tối ưu theo yêu cầu riêng về hiệu năng, điện năng và công nghệ sản xuất.

PMAC đã phân tích sâu hơn về mô hình nhiều die trong bài Chiplet là gì? Vì sao ngành bán dẫn chuyển sang kiến trúc chiplet?. Trong bài viết này, chiplet được đặt trong một cấu trúc rộng hơn để làm rõ vị trí của từng lớp bên trong một chip AI hoàn chỉnh.

Hình 1. Die xử lý bán dẫn với hệ thống điểm tiếp xúc

2. Bộ nhớ HBM và băng thông dữ liệu

Năng lực tính toán lớn chỉ phát huy hiệu quả khi bộ xử lý nhận được dữ liệu đủ nhanh. Nếu băng thông bộ nhớ thấp hơn tốc độ tiêu thụ dữ liệu của GPU, các đơn vị tính toán phải chờ, khiến một phần tài nguyên xử lý không được khai thác.

HBM – bộ nhớ băng thông cao giải quyết bài toán này bằng cách xếp nhiều die DRAM theo chiều dọc và đặt chúng rất gần bộ xử lý. Các lớp DRAM được kết nối qua TSV, trong khi toàn bộ stack HBM giao tiếp với GPU thông qua mạng kết nối rộng trên interposer. PMAC đã trình bày kỹ hơn cấu trúc này trong bài HBM là gì? Vì sao chip AI cần bộ nhớ băng thông cao?.

Quy mô HBM hiện tăng rất nhanh cùng với chip AI. AMD Instinct MI455X tích hợp 432 GB HBM4 trên 12 stack với băng thông tối đa 23,3 TB/s, minh họa mức độ mà bộ nhớ đã trở thành một phần trực tiếp của kiến trúc tăng tốc AI thay vì một thành phần nằm xa bộ xử lý.

Khi số lượng stack HBM tăng, diện tích cần dành cho kết nối giữa bộ nhớ và logic cũng tăng theo. Điều này khiến interposer, mật độ đường dẫn và cấu trúc đóng gói trở thành những phần tiếp theo cần được xem xét.

Hình 2. Cấu trúc HBM gồm nhiều die DRAM xếp chồng, TSV, micro-bump và buffer die trong chip AI

II. Interposer và mạng kết nối bên trong chip AI

1. Interposer trong cấu trúc chip AI

GPU và HBM có thể nằm trong cùng một cấu trúc đóng gói nhưng vẫn cần hàng nghìn đường dẫn để truyền dữ liệu. Interposer là lớp trung gian tạo ra mạng kết nối mật độ cao giữa các die nằm gần nhau, đặc biệt giữa bộ xử lý và các stack HBM.

Khác với bo mạch thông thường, interposer có thể hỗ trợ các đường dẫn với kích thước và khoảng cách rất nhỏ, nhờ đó tăng số lượng kết nối trên một đơn vị diện tích. Khoảng cách ngắn cũng giúp kiểm soát tốt hơn tổn hao và điện năng khi dữ liệu phải di chuyển liên tục giữa bộ nhớ và bộ xử lý.

TSMC sử dụng nguyên lý này trong nền tảng CoWoS, nơi nhiều SoC và HBM có thể được tích hợp trong cùng một hệ thống 2.5D. Theo TSMC, CoWoS được phát triển riêng cho các ứng dụng AI và điện toán hiệu năng cao cần năng lực tính toán cùng băng thông bộ nhớ lớn.

Interposer vì vậy có thể được xem như mạng kết nối tốc độ cao nằm ngay bên dưới các die, thay vì một lớp nền thụ động đơn thuần.

Hình 3. Sơ đồ interposer kết nối die với đế đóng gói

2. RDL và các lớp phân phối kết nối

Một thành phần quan trọng khác là RDL – lớp phân phối lại kết nối. RDL sử dụng những đường kim loại để đưa tín hiệu từ vị trí kết nối trên die đến các điểm kết nối khác theo bố cục phù hợp với interposer hoặc đế đóng gói.

RDL đặc biệt hữu ích khi mật độ điểm tiếp xúc trên die cao hơn khả năng bố trí trực tiếp xuống lớp phía dưới. Các đường dẫn có thể được phân phối qua nhiều lớp, tạo ra mạng kết nối giữa logic, bộ nhớ và những cấu trúc khác trong hệ thống.

Không phải interposer nào cũng được tạo hoàn toàn từ silicon. TSMC CoWoS-R sử dụng interposer dựa trên RDL, trong khi CoWoS-L kết hợp hệ thống RDL với các vùng silicon liên kết cục bộ để tập trung mật độ kết nối cao tại những vị trí cần thiết. TSMC hiện nêu mức pitch RDL tối thiểu 4 µm đối với CoWoS-R.

Sự phát triển này cho thấy interposer đang trở thành một nhóm kiến trúc thay vì một cấu trúc duy nhất. Nhà sản xuất có thể lựa chọn silicon, RDL hoặc cấu trúc lai tùy theo yêu cầu về mật độ kết nối, kích thước và chi phí.

Hình 4. Sơ đồ RDL interposer kết nối SoC và HBM với đế PCB

3. Kết nối die-to-die giữa các bộ xử lý

Khi một hệ thống được chia thành nhiều die, dữ liệu phải đi qua ranh giới vật lý giữa các phần silicon. Những đường kết nối giữa các die vì vậy phải cung cấp băng thông rất lớn trong khi giữ độ trễ và điện năng truyền dữ liệu ở mức phù hợp.

Blackwell Ultra sử dụng giao diện 10 TB/s giữa hai die GPU. AMD CDNA 5 lại sử dụng hệ thống Infinity Fabric để liên kết compute, bộ nhớ đệm, I/O và HBM trong cấu trúc nhiều die. Hai ví dụ có cách triển khai khác nhau nhưng cùng phản ánh một nguyên tắc: khả năng kết nối giữa các die ngày càng ảnh hưởng trực tiếp đến hiệu năng của chip AI.

Khi số lượng phần silicon tăng, thiết kế hệ thống vì thế phải đồng thời xử lý năng lực tính toán và cách các khối trao đổi dữ liệu với nhau.

III. Đế đóng gói trong hệ thống chip AI

1. Interposer và đế đóng gói khác nhau thế nào?

Interposer và đế đóng gói thường xuất hiện trong cùng một sơ đồ nhưng đảm nhiệm những chức năng khác nhau. Interposer tập trung vào mạng kết nối mật độ cao giữa các die nằm gần nhau, trong khi đế đóng gói đưa các kết nối này ra quy mô lớn hơn để giao tiếp với bo mạch hệ thống.

Đế đóng gói cũng tạo nền cơ học cho toàn bộ cấu trúc, hỗ trợ phân phối nguồn và phải duy trì độ ổn định trong các chu kỳ nhiệt của quá trình sản xuất và vận hành. Các đường dẫn vì thế chuyển dần từ mật độ rất cao ở cấp die và interposer sang kích thước lớn hơn khi đi xuống đế và bo mạch.

Có thể hiểu interposer như mạng kết nối nội bộ của chip AI, còn đế đóng gói là lớp giao tiếp giữa hệ thống chip với phần còn lại của máy chủ. PMAC đã phân tích vai trò rộng hơn của lớp này trong bài Đóng gói bán dẫn là gì? Vì sao chip bán dẫn cần được đóng gói?.

2. Đế đóng gói và áp lực mở rộng kích thước

AI đang khiến các cấu trúc đóng gói ngày càng lớn vì nhà thiết kế muốn đưa thêm logic và HBM vào cùng hệ thống. TSMC cho biết năm 2026 hãng đang sản xuất CoWoS ở quy mô 5,5 lần trường chiếu quang khắc, đồng thời đã công bố lộ trình hướng tới kích thước lớn hơn cho các thế hệ AI tiếp theo.

Kích thước tăng tạo thêm yêu cầu đối với độ phẳng, độ cong vênh, hệ số giãn nở nhiệt và độ chính xác của mạng kết nối. Một cấu trúc đóng gói lớn vẫn phải duy trì sự căn chỉnh giữa hàng nghìn hoặc hàng chục nghìn điểm liên kết có kích thước rất nhỏ.

Áp lực này đang thúc đẩy ngành nghiên cứu các vật liệu đế mới. PMAC đã phân tích hướng phát triển đó trong bài Glass Core Substrate là gì? Vì sao vật liệu kính đang được nhắm tới cho chip AI thế hệ mới?.

IV. Tích hợp 2.5D và 3D trong chip AI

1. Cấu trúc tích hợp 2.5D trong chip AI

Trong tích hợp 2.5D, các die logic và HBM thường được bố trí cạnh nhau trên một interposer. Khoảng cách giữa chúng ngắn hơn nhiều so với khi các linh kiện được đặt riêng trên bo mạch, trong khi mỗi die vẫn có diện tích bề mặt thuận lợi cho kết nối và quản lý nhiệt.

Đây là cấu trúc phổ biến trong nhiều bộ tăng tốc AI vì nó tạo được băng thông rất lớn giữa GPU và HBM mà không phải xếp trực tiếp tất cả die lên nhau. CoWoS của TSMC là một ví dụ điển hình và hiện có các biến thể sử dụng silicon interposer, RDL interposer hoặc cấu trúc lai để phục vụ những kích thước và mật độ khác nhau.

Trong một hệ thống như vậy, “chip AI” nhìn từ bên ngoài là một linh kiện duy nhất, nhưng bên trong có thể trải rộng thành nhiều die xử lý và bộ nhớ trên một vùng silicon lớn.

2. Cấu trúc tích hợp 3D trong chip AI

Tích hợp 3D đưa một số die lên phía trên die khác, nhờ đó giảm khoảng cách kết nối và tăng mật độ trên cùng diện tích. HBM vốn đã sử dụng cấu trúc này khi nhiều die DRAM được xếp theo chiều dọc và kết nối thông qua TSV.

Ở cấp logic, các công nghệ liên kết trực tiếp giữa silicon đang tiếp tục phát triển. TSMC SoIC sử dụng liên kết mật độ cao để tích hợp các die theo chiều dọc; công nghệ xếp chồng 3 nm của nền tảng này đã bước vào sản xuất hàng loạt trong năm 2025.

Tích hợp 3D giúp rút ngắn đường truyền nhưng khiến bài toán nhiệt, nguồn và kiểm thử trở nên phức tạp hơn. Vì vậy, 2.5D và 3D thường được lựa chọn hoặc kết hợp dựa trên yêu cầu của từng kiến trúc thay vì được xem như hai thế hệ thay thế trực tiếp cho nhau.

Hình 5. So sánh cấu trúc tích hợp 2.5D và 3D với die, interposer, TSV, micro-bump và đế đóng gói

V. Từ GPU đến một hệ thống chip AI hoàn chỉnh

Khi các lớp được đặt cạnh nhau, cấu trúc của một chip AI hiện đại có thể được khái quát như sau:

Lớp / thành phần	Vai trò chính	Yêu cầu kỹ thuật nổi bật
Die GPU / bộ tăng tốc	Thực hiện các phép tính AI	Mật độ transistor, hiệu năng, điện năng
HBM	Cung cấp dữ liệu tốc độ cao	Băng thông, TSV, độ ổn định của stack
Kết nối giữa các die	Truyền dữ liệu giữa các phần silicon	Băng thông cao, độ trễ và điện năng thấp
Interposer / RDL	Kết nối logic, HBM và các die khác	Mật độ đường dẫn, tính toàn vẹn tín hiệu
Đế đóng gói	Đưa tín hiệu và nguồn ra bo mạch	Độ phẳng, ổn định kích thước, độ tin cậy
Mạng phân phối nguồn	Cấp điện cho toàn bộ hệ thống	Sụt áp, mật độ dòng, ổn định nguồn
Hệ thống nhiệt	Đưa nhiệt khỏi các die	Điện trở nhiệt và phân bố nhiệt

Cấu trúc này cho thấy chip AI hiện đại gần với một hệ thống điện tử thu nhỏ được tích hợp trong cùng cấu trúc đóng gói hơn là một miếng silicon đơn lẻ. Sức mạnh tính toán của GPU vẫn là trung tâm, nhưng khả năng cung cấp dữ liệu, nguồn và kết nối quyết định mức hiệu năng mà hệ thống có thể khai thác trong thực tế.

Điều này cũng giải thích vì sao kiến trúc chip, HBM và đóng gói tiên tiến ngày càng phải được phát triển đồng thời. Thay đổi ở một lớp có thể kéo theo yêu cầu mới ở các lớp còn lại, từ interposer đến đế đóng gói và hệ thống nhiệt.

VI. Phân phối nguồn và quản lý nhiệt trong chip AI

1. Mạng phân phối nguồn trong chip AI

Một chip AI hiệu năng cao cần đưa lượng điện lớn từ bo mạch đến nhiều khối silicon khác nhau. Dòng điện đi qua đế đóng gói, các lớp phân phối nguồn và những điểm kết nối trước khi đến GPU, HBM và các thành phần liên quan.

Khi mật độ công suất tăng, điện trở rất nhỏ trên đường dẫn cũng có thể gây sụt áp và sinh thêm nhiệt. Thiết kế nguồn vì vậy phải kiểm soát đồng thời vị trí kết nối, số lượng đường cấp nguồn và khả năng đáp ứng khi tải tính toán thay đổi nhanh.

Các cấu trúc đóng gói tiên tiến ngày càng đưa thêm thành phần hỗ trợ nguồn đến gần die. TSMC CoWoS-L, chẳng hạn, có thể tích hợp các tụ điện rãnh sâu trong cấu trúc đóng gói nhằm hỗ trợ ổn định nguồn ở khoảng cách gần bộ xử lý.

Nguồn điện vì vậy là một phần của kiến trúc vật lý của chip AI, thay vì chỉ xuất hiện ở cấp máy chủ sau khi chip đã hoàn thiện.

2. Quản lý nhiệt trong cấu trúc chip AI

GPU và HBM được đưa đến gần nhau để tăng băng thông nhưng điều đó cũng làm mật độ nhiệt trong một vùng nhỏ tăng lên. Nhiệt từ các die phải đi qua vật liệu giao diện nhiệt, bộ phân tán nhiệt và cuối cùng đến hệ thống làm mát của máy chủ.

Thách thức lớn hơn xuất hiện trong cấu trúc 3D, nơi một die có thể nằm phía trên die khác. Die ở lớp dưới có đường truyền nhiệt dài hơn, trong khi các vùng khác nhau của package có thể tạo ra những điểm nóng với mật độ công suất không đồng đều.

Vì vậy, bố trí die, HBM và mạng điện cần được xem xét cùng với thiết kế nhiệt ngay từ giai đoạn kiến trúc. Số lượng transistor có thể tích hợp không phải giới hạn duy nhất; khả năng cấp nguồn và đưa nhiệt ra khỏi hệ thống cũng quyết định quy mô mà chip AI có thể đạt tới.

VII. Vật liệu tạo nên cấu trúc chip AI

1. Màng mỏng và kim loại hóa

Trước khi một die được tích hợp vào hệ thống đóng gói, bên trong nó đã chứa nhiều lớp vật liệu với chiều dày và chức năng khác nhau. Các lớp kim loại dẫn điện, lớp cản khuếch tán, điện môi và nhiều màng chức năng cần được kiểm soát rất chặt về thành phần, chiều dày và độ đồng đều.

Các công nghệ PVD, CVD và ALD đảm nhiệm những nhóm yêu cầu khác nhau trong quá trình tạo màng. PVD phù hợp với nhiều lớp kim loại, CVD hỗ trợ phạm vi vật liệu rộng, còn ALD được sử dụng khi cần lớp siêu mỏng hoặc độ phủ đồng đều trên các cấu trúc ba chiều.

PMAC đã trình bày chi tiết cơ chế và ứng dụng của ba phương pháp trong bài PVD, CVD và ALD khác nhau thế nào?. Việc liên kết tạo màng với cấu trúc chip AI giúp thấy rõ rằng hiệu năng cuối cùng bắt đầu từ khả năng kiểm soát vật liệu ở cấp rất nhỏ.

2. Liên kết kim loại và công nghệ xi mạ

Đồng và nhiều hệ kim loại khác tiếp tục xuất hiện trong các lớp kết nối của quá trình đóng gói, từ RDL và TSV đến bump và các bề mặt liên kết. Độ dày, thành phần, độ đồng đều và chất lượng bề mặt của những lớp này ảnh hưởng đến điện trở kết nối và độ tin cậy của package.

Khi khoảng cách giữa các điểm kết nối giảm, dung sai của quá trình cũng thu hẹp theo. Một sai lệch nhỏ ở lớp kim loại có thể ảnh hưởng đến khả năng bonding hoặc tạo chênh lệch điện trở giữa các đường dẫn có mật độ cao.

Mối liên hệ giữa vật liệu và chất lượng kết nối đã được PMAC phân tích trong bài Vật liệu xi mạ bán dẫn, đặc biệt ở những công đoạn mà Cu, Ni, Au hoặc Pd tham gia vào xử lý bề mặt và liên kết điện.

3. Vật liệu nền cho đế đóng gói

Đế đóng gói phải đáp ứng đồng thời các yêu cầu cơ học, điện và nhiệt. Khi package AI tăng kích thước, độ cong vênh và sự chênh lệch hệ số giãn nở nhiệt giữa các vật liệu có thể gây ứng suất lên bump, đường dẫn và các vùng liên kết.

Vật liệu nền vì vậy ảnh hưởng trực tiếp đến khả năng duy trì hình học của toàn cấu trúc trong quá trình gia nhiệt, làm nguội và vận hành. Đây là lý do các hướng phát triển như glass core substrate đang nhận được nhiều chú ý khi ngành tìm cách mở rộng package trong khi vẫn giữ sai số hình học ở mức rất nhỏ.

Sự thay đổi của chip AI vì thế đang lan sâu xuống chuỗi vật liệu, từ wafer và màng mỏng cho tới lớp kết nối và đế đóng gói.

VIII. Phân tích và đo lường trong chip AI

Khi cấu trúc bên trong chip AI ngày càng dày đặc, sản xuất cần khả năng đo lường ở nhiều cấp khác nhau. Chiều dày màng, thành phần vật liệu, chiều cao bump, độ phẳng của substrate, cấu trúc liên kết và các khuyết tật bên trong đều có thể ảnh hưởng đến hiệu năng hoặc độ tin cậy của sản phẩm.

Các công nghệ phân tích được lựa chọn tùy theo đặc tính cần kiểm soát. XRF có thể hỗ trợ đo thành phần và chiều dày một số hệ lớp phủ; X-Ray được sử dụng để quan sát nhiều cấu trúc nằm bên trong package; SEM hỗ trợ khảo sát hình thái ở kích thước rất nhỏ, trong khi các hệ đo biên dạng và chiều dày giúp theo dõi độ ổn định của quy trình.

Giá trị của đo lường nằm ở khả năng đưa dữ liệu trở lại quá trình sản xuất. Khi dung sai ngày càng thu hẹp, phát hiện sai lệch sau khi sản phẩm đã hoàn tất thường quá muộn và tốn kém. Dữ liệu đo được sử dụng để theo dõi xu hướng, xác định sự dịch chuyển của quy trình và điều chỉnh thiết bị trước khi sai lệch phát triển thành lỗi hàng loạt.

Vì vậy, năng lực sản xuất chip AI ngày càng gắn chặt với khả năng tạo ra – đo được – kiểm soát được từng lớp vật liệu và cấu trúc trong hệ thống.

IX. Chip AI như một hệ thống tích hợp nhiều lớp

Sự phát triển của AI đang làm thay đổi cách ngành bán dẫn định nghĩa một “con chip”. Một bộ tăng tốc hiện đại có thể gồm nhiều die xử lý, nhiều stack HBM và mạng kết nối mật độ cao trên interposer, sau đó toàn bộ cấu trúc tiếp tục được đặt trên đế đóng gói và kết nối với hệ thống nguồn, nhiệt của máy chủ.

Việc mở rộng vì vậy diễn ra ở nhiều tầng cùng lúc. GPU mạnh hơn đòi hỏi bộ nhớ có băng thông cao hơn; HBM nhiều hơn cần interposer và mạng RDL lớn hơn; cấu trúc đóng gói lớn hơn lại tăng yêu cầu đối với substrate, nguồn điện, nhiệt và khả năng kiểm soát quá trình. CoWoS và SoIC của TSMC cho thấy ngành đang phát triển theo cả hướng mở rộng ngang và xếp chồng dọc để đưa nhiều tài nguyên tính toán vào cùng một hệ thống.

Đối với chuỗi cung ứng bán dẫn, sự dịch chuyển này đưa vật liệu, thiết bị sản xuất và công nghệ phân tích đến gần hơn với bài toán hiệu năng của chip. Đây cũng là hướng PMAC đang phát triển thông qua việc kết nối vật liệu – thiết bị – quy trình – phân tích và đo lường quanh nhu cầu thực tế của từng công đoạn sản xuất.

X. Câu hỏi thường gặp

Chip AI có phải chỉ là GPU không?

Không. GPU hoặc bộ tăng tốc là phần đảm nhiệm tính toán chính, nhưng nhiều chip AI cao cấp còn tích hợp HBM, interposer, các lớp RDL, đế đóng gói và mạng phân phối nguồn trong cùng hệ thống. Hiệu năng thực tế phụ thuộc vào khả năng phối hợp giữa các lớp này, đặc biệt ở tốc độ truyền dữ liệu giữa bộ nhớ và logic.

HBM nằm ở đâu trong chip AI?

HBM thường được bố trí rất gần die xử lý và kết nối thông qua interposer hoặc cấu trúc liên kết mật độ cao. Khoảng cách ngắn cùng giao diện rộng giúp bộ nhớ cung cấp lượng dữ liệu lớn cho GPU với băng thông cao hơn so với bộ nhớ đặt xa trên bo mạch.

Interposer và đế đóng gói có giống nhau không?

Hai lớp này đảm nhiệm các nhiệm vụ khác nhau. Interposer tạo mạng kết nối mật độ cao giữa các die như GPU và HBM, trong khi đế đóng gói đưa tín hiệu và nguồn từ cụm chip ra bo mạch, đồng thời tạo nền cơ học cho toàn bộ cấu trúc.

Vì sao chip AI cần tích hợp 2.5D hoặc 3D?

Các phương pháp này giúp đưa logic và bộ nhớ đến gần nhau hơn, qua đó rút ngắn đường truyền và tăng mật độ kết nối. Kiến trúc 2.5D thường bố trí die cạnh nhau trên interposer, còn 3D xếp một số die theo chiều dọc. Lựa chọn thực tế phụ thuộc vào băng thông, nhiệt, diện tích và khả năng sản xuất.

Liên hệ PMAC để trao đổi về vật liệu, thiết bị và công nghệ phân tích – đo lường phục vụ sản xuất bán dẫn, từ tạo màng và kim loại hóa đến xử lý bề mặt, kiểm soát vật liệu và các yêu cầu kỹ thuật liên quan đến đóng gói tiên tiến.